BAB VII FLIP-FLOP Logika sekuensial merupakan

BAB VII
FLIP-FLOP
Logika sekuensial merupakan rangkaian logika yang keadaan outputnya
selain tergantung pada keadaan input-inputnya juga tergantung pada keadaan
output sebelumnya. Bagian-bagian rangkaian sekuensial terdiri atas rangkaian
logika kombinasi dan unit penyimpan. Dalam bab ini akan dibahas unit
penyimpan dalam suatu rangkaian sekuensial yang dinamakan flip-flop.
Flip-flop merupakan suatu rangkaian digital yang mempunyai 2 (dua)
buah output yang satu sama lain mempunyai keadaan output yang berbeda. Ada
beberapa jenis flip-flop yang akan dibahas pada bab ini yaitu RS Flip-flop, RST
Flip-flop, D Flip-flop, dan JK Flip-flop.
7.1
R-S Flip-Flop
Rangkaian R-S flip-flop yang dibangun dari dua buah gerbang NOR dan
tabel kebenarannya dapat dilhat pada gambar 7.1 dan table 7.1 :
Gambar 7.1 Rangkaian R-S Flip-Flop dengan 2 buah gerbang NOR
Tabel 7.1 Tabel Kebenaran R-S Flip-Flop dengan 2 Gerbang NOR
S
R
Q
Q
0
0
1
1
0
1
0
1
Q
0
1
0
Q
1
0
0
→ Keadaan memori
→ Keadaan reset
→ Keadaan set
→ Keadaan illegal (terlarang)
Rangkaian R-S flip-flop yang dibangun dari dua buah gerbang NAND dan tabel
kebenarannya :
Gambar 7.2 Rangkaian R-S Flip-Flop dengan 2 buah gerbang NAND
Tabel 7.2 Tabel Kebenaran R-S flip-flop dengan 2 Gerbang NAND
S
0
0
1
R
0
1
0
1
1
Q
1
0
1
Q
Q
1
1
0
Q
→
→
→
→
Keadaan illegal (terlarang)
Keadaan reset
Keadaan set
Keadaan memori
Dari dua tabel kebenaran di atas terdapat 4 (empat) kemungkinan keadaan output
yaitu :
1. Keadaan Set
Suatu flip-flop dikatakan dalam keadaan set apabila keadaan output Q = 1 dan
Q =0
2. Keadaan Reset
Suatu flip-flop dikatakan dalam keadaan reset apabila keadaan Q = 0 dan Q
=1
3. Keadaan memori
Suatu flip-flop dikatakan berada dalam keadaan memori apabila keadaan
outputnya sama dengan keadaan output sebelumnya (mempertahankan
keadaan set atau reset)
4. Keadaan illegal
Keadaan ini tidak diinginkan karena kedua output mempunyai keadaan logika
yang sama ( Q = Q = 1 atau Q = Q = 0)
7.2
RST Flip-flop
Berikut rangkaian R-S-T Flip-Flop dan tabel kebenarannya :
105
Gambar 7.3 Rangkaian R-S-T Flip-flop
Tabel 7.3 Tabel Kebenaran R-S-T Flip-Flop
7.3
T
S
R
Q
Q
0
X
X
Q
Q
1
1
1
1
0
0
1
1
0
1
0
1
Q
0
1
1
Q
1
0
1
D Flip-flop
Keadaan illegal adalah kelemahan pada RS flip-flop. Untuk mengatasi hal
tersebut RS flip-flop dikembangkan menjadi D flip flop yang hanya memiliki
keadaan set, reset dan memori.
Berikut adalah rangkaian D flip-flop dan tabel kebenarannya :
Gambar 7.4 Rangkaian D Flip-Flop
Tabel 7.4 Tabel kebenaran D Flip-Flop
T
D
Q
Q
0
1
1
X
0
1
Q
Q
1
0
0
1
106
Gambar 7.5 Blok Diagram D Flip-flop
Gambar 7.6 Rangkaian 2 buah D Flip-flop
7.4
J-K Flip-flop
Jenis flip-flop lain hasil pengembangan dari RST flip-flop adalah J-K flip-
flop. Pada J-K flip-flop selain terdapat keadaan set, reset, dan memori, terdapat
keadaan baru yang disebut keadaan toggle yaitu suatu keadaan output flip-flop
yang merupakan komplemen dari keadaan output sebelumnya.
Berikut ini diberikan rangkaian, simbol, dan tabel kebenaran untuk J-K
flip-flop yang aktif selama input T (clock) berlogika 1.
Gambar 7.7 Rangkaian J-K flip-flop
107
Tabel 7.5 Tabel Kebenaran J-K Flip-Flop
T
J
K
Qn +1
Q n +1
0
X
X
Qn
Qn
1
1
1
1
0
0
1
1
0
1
0
1
Qn
Qn
1
0
Qn
0
1
Qn
Pada tabel kebenaran diatas terdapat simbol Qn , Q n , Qn +1 , dan Q n +1 .
Simbol-simbol tersebut untuk membedakan keadaan output flip-flop sebelum dan
sesudah munculnya keadaan aktif pada input T (clock) dari flip-flop yang
bersangkutan. Simbol Qn dan Q n dipergunakan untuk menunjukkan keadaan
output flip-flop sebelum munculnya keadaan aktif dari input clock. Sedangkan
simbol Qn +1 dan Q n +1 dipergunakan untuk menunjukkan keadaan output flip-flop
setelah munculnya keadaan aktif dari input clock.
108