PERANCANGAN IC DECODER PERAGA MATRIKS 7 x 5 CMOS

PERANCANGAN IC DECODER PERAGA MATRIKS 7 x 5
CMOS MENGGUNAKAN PROGRAM MIKROWIN
Tibyani1 dan Agung Darmawansyah2
ABSTRACT
In general, it is only one decoder integrated circuit used for decoding binary to decimal in the
seven segment display, while needed five decoder IC for one matrix display (7 column x 5 line). ). This is
not efficient and makes the area of the PCB large. This research is intended to analysis and design a
Decoder Integrated Circuit (IC) by using CMOS Technology that is functioned for 7x5 matrix display.
To test the design specification and to measure dimension of the circuit components is used PSPICE and
EWB programs. For drawing the layout of integrated circuit design is used Microwind program. The
first step is determining the specification and circuit types that suitable to the process parameter of the
integrated decoder circuit. The next step, is manually evaluating the relation between the forms and
dimensions of the simulated circuit components. The optimal results of the calculation and simulation that
appropriate with the expected specification are followed by illustrating the layout of the integrated
decoder circuit. The simulation result of this operational amplifier shows that the specification similar to
that which is expected. The output high voltage (VOH) is 4,5V, input high voltage (VIH) is 2,8 V, output
low voltage is (VOL) 0,4V and input low voltage (VIL) is 2,3V, and power dissipation about 0,146mW.
Keywords: integrated circuit, specification, dissipation
ABSTRAK
Secara umum satu IC decoder dipergunakan untuk menyandikan bilangan biner ke desimal pada
satu komponen peraga tujuh segmen sedangkan untuk satu peraga matriks 7x5 diperlukan lima keping IC
decoder. Hal ini kurang efisien dan menyebabkan luas PCB semakin besar. Penelitian ini bertujuan
menganalisa dan merancang sebuah IC decoder berteknologi CMOS yang difungsikan untuk
menyandikan (decod) peraga matrik 7 (kolom) x 5 (baris). Digunakan progam PSPICE dan EWB untuk
menguji spesifikasi rangkaian dan ukuran dimensi komponen. Sedangkan penggambaran tata-letak IC
Decoder yang dirancang menggunakan program Mikrowin. Langkah pertama adalah menentukan
spesifikasi dan tipe rangkaian sesuai dengan parameter proses yang ada di dalam IC decoder CMOS.
Langkah berikutnya mengevaluasi secara manual hubungan bentuk dimensi antar komponen di dalam
rangkaian. Hasil yang optimal didapatkan dari perhitungan dan simulasi berdasarkan spesifikasi
digambarkan berupa tata-letak suatu IC decoder. Simulasi dari IC Decoder CMOS menunjukkan hasil
yang sesuai dengan spesifikasi yang direncanakan. Spesifikasi karakteristik transfer tegangan
menghasilkan tegangan output keadaan tinggi (VOH) 4,5V, tegangan input keadaan tinggi (VIH) 2,8V,
tegangan input keadaan rendah (VIL) 2,3V, tegangan output keadaan rendah (VOL) 0,4V. Desipasi daya
yang dihasilkan sebesar 0,146mW.
Kata kunci: rangkaian terintegrasi, spesifikasi, desipasi
1
Dosen Teknik Elektro Fakultas Teknik Universitas Brawijaya
Dosen Teknik Elektro Fakultas Teknik Universitas Brawijaya
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
2
71
1.
PENDAHULUAN
Rangkaian terintegrasi CMOS dan
TTL
sangat populer sejak awal
ditemukan, karena mudahnya komponen
ini diterapkan menjadi rangkaianrangkaian yang diharapkan. Kini dengan
kepopuleran rangkaian terintegrasi ini,
membuat
banyak
perusahaan
semikonduktor membuat ribuan aplikasi
spesifik rangkaian elektronika. Dewasa
ini
dengan
teknologi
dibidang
elektronika mengalami perkembangan
yang
eksponensial.
Kepesatannya
perkembangan tersebut tidak hanya
disebabkan oleh adanya tuntutan agar
peralatan elektronika yang dihasilkan
mempunyai unjukkerja yang tinggi,
tetapi juga harus mempunyai dimensi
yang kecil. Tuntutan tersebut dapat
dipenuhi jika rangkaian dibuat dalam
bentuk terintegrasi. Pada rangkaian
terintegrasi semua komponen tidak dapat
dipisahkan secara fisis, ribuan komponen
dibuat pada satu chip. Semua divais
mempunyai temperatur yang hampir
sama, dengan demikian berbagai
kelebihan tersebut rangkaian terintegrasi
menjadi
lebih
handal
dibanding
komponen diskret.
Ada dua macam teknologi yang
digunakan, yaitu teknologi bipolar dan
teknologi
MOS.
Pada
awalnya
pengolahan dilakukan dengan teknologi
bipolar untuk menghasilkan jenis IC
TTL (Transystor-Transystor Logic),
sedangkan teknologi MOS kelebihannya
utamanya adalah kerapatan divais dan
disipasi dayanya yang rendah atau
dikenal dengan IC low power, sehingga
banyak digunakan untuk pengolahan
sinyal
digital.
Kini
banyak
dibutuhkannya teknologi MOS untuk
pembuatan rangkaian
digital dan
rangkaian analog, hal tersebut untuk
72
menekan dimensi chip yang kecil, biaya
produksi dan unjukkerja yang tinggi
rangkaian secara keseluruhan. Pada
penelitian ini akan dirancang rangkaian
terintegrasi CMOS yang difungsikan
sebagai decoder komponen peraga jenis
matriks. IC CMOS decoder yang telah
dipasarkan
hanya
mampu
untuk
digunakan pada peraga seven segmen
sehingga apabila peraga berupa matriks
komponen
tersebut
tidak
dapat
digunakan. Kondisi ideal mencakup
banyak aspek diantaranya; VTC
(Voltage
Transfer
Characteristic),
propagation delay yang kecil, dan
disipasi daya yang kecil. Untuk
mendapatkan suatu kondisi yang ideal,
maka dalam analisis
menggunakan
parameter – parameter yang berpengaruh
dalam proses perancangan. Semua
parameter akan dieliminasi pada suatu
parameter paling utama yaitu nilai rasio
L/W dari CMOS.
Berdasarkan latar belakang diatas
tersebut di atas, perancangan rangkaian
terintegrasi MOS decoder. Masalah pada
penelitian ini dapat dirumuskan sebagai
berikut:
• Bagaimana analisis dan perancangan
rangkaian
terintegrasi
decoder
berteknologi CMOS?
• Bagaimana
perhitungan
manual
rangkaian
terintegrasi
yang
direncanakan?
• Bagaimana pembuatan tata-letak
rangkaian
terintegrasi dengan
simulasinya?
• Berapa ukuran rangkaian terintegrasi
CMOS yang telah dibuat oleh
rancangan yang ditentukan?
2. LANDASAN TEORI
2.1. Model Sinyal Besar MOS
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
Gambar 1. Transistor NMOS dengan prategangan
(Sumber: Hodges D.A., 1987: 48.)
Analisis sinyal besar transistor MOS
bagi sinyal yang berubah secara lambat,
digunakan misalnya transistor NMOS
dengan menganggap sumber dibumikan
dengan prategangan VGS, VDS dan VBS
seperti yang ditunjukkan pada Gambar 1.
Bila VGS lebih besar dari VT, terdapat
sebuah kanal (saluran) penghantar dan
VDS menyebabkan arus hanyut I
mengalir dari drain (penguras) ke source
(sumber). Tegangan VDS menyebabkan
prategangan balik (reverse bias) yang
besar pada penguras ke badan dari pada
yang ada pada sumber ke badan, jadi
terdapat lapisan deplesi (pengosongan)
yang lebih lebar pada penguras, dengan
menganggap bahwa penurunan tegangan
sepanjang saluran kecil sehingga
tegangan ambang dan lebar lapisan
pengosongan
kira-kira
konstan
sepanjang saluran.
Pada jarak y sepanjang saluran,
tegangan terhadap sumber adalah V(y)
dan tegangan gerbang ke saluran pada
titik ini adalah (VGS - V(y)), dengan
menganggap tegangan ini melebihi
tegangan ambang VT sehingga muatan
yang diinduksikan persatuan luas dititik
y saluran adalah
Q1(y) = COX [VGS - V(y) - VT ]
.....(1)
Resistans dR saluran sepanjang dy
dR =
dy
Wµ n Q1 ( y )
.....(2)
dengan W adalah lebar transistor tegak
lurus terhadap Gambar 1 dan µn adalah
mobilitas atau kelincahan rata-rata
elektron di dalam saluran.
Mobilitas adalah perbandingan
kecepatan pembawa (elektron atau
lubang) dengan medan elektris yang
menyebabkan
gerakan.
Satuan
dimensinya adalah cm/s dibagi V/cm.
Untuk tujuan desain rangkaian MOS,
mobilitas paling baik dipakai sebagai
parameter yang dapat diatur untuk
menyesuaikan
karakteristik
I-V
transistor
yang
diukur.
Untuk
melanjutkan
analisis
penghantaran
transistor MOS, penurunan tegangan dV
sepanjang saluran dy adalah
dy
dV = IxdR =
dy .....(3)
Wµ nQ1 ( y )
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
73
Substitusi persamaan (2.1) ke dalam
persamaan di atas dan sedikit
penyusunan memberikan hasil sebagai
berikut
I dy = W µn COX [VGS - V - VT ] dV
.....(4)
Dengan menganggap VT tidak berubah
terlalu
besar
sepanjang
saluran.
Integritas ruas kiri sepanjang saluran dari
y=0 sampai L dan ruas kanan dalam
regangan dari V=0 sampai VDS serta
substitusi parameter transkonduktans
proses k' yang didefinisikan sebagai, k' =
µn COX.
saluran yang diinduksikan Q1 menurun
di dekat penguras. Persamaan (1)
menunjukkan bahwa Q1 pada ujung
penguras mendekati nol bila VDS
mendekati VGS - VT. Bila VDS sama
dengan atau melebihi VGS - VT, maka
saluran disebut dijepit putus (pinched
off). Kenaikan VDS di atas tegangan
kritis ini menghasilkan perubahan kecil
pada I, dan persamaan (6) tidak lagi
berlaku. Nilai I di daerah ini didapat
dengan memasukkan VDS = VGS - VT
dalam
persamaan
(6),
sehingga
memberikan :
Maka didapat :
I=
L
V DS
0
0
I ∫ dy = Wk '
I = k'
W
L
∫ (V
GS
− V − VT )dV
VGS ≥ VT ;
2

VDS 
(
)
V
−
V
V
−
 GS
 .....(5)
T
DS
2 

VGS ≥ VT ; VDS ≤ (VGS - VT)
Dengan
sedikit
penyederhanaan
rangkaian menghasilkan :
W
2
I = L 2(VGS − VT )VDS − VDS
.....(6)
2
VGS ≥ VT : VDS ≤ (VGS - VT)
k'
[
]
Persamaan di atas melukiskan
karakteristik arus-tegangan (I - V)
transistor MOS dengan anggapan
terdapat
sebuah
saluran
yang
berkesinambungan dari sumber ke
penguras. Bila nilai VDS naik, muatan
74
W
L (V − V )2
GS
T
2
k'
[
]
.....(7)
VDS ≥ (VGS - VT)
Untuk transistor yang bekerja pada
daerah yang disebut daerah jenuh
(saturation region), karena I pada
penguras telah mencapai batas pada
tingkat yang diberikan oleh persamaan
(7). Dimensi transistor pada kondisi ini
dapat diketahui melalui persamaan
berikut :
W
2 .I
=
.....(8)
L k ' (VGS − VT ) 2
VGS ≥ VT ; VDS ≥ (VGS - VT)
Arus penguras sebuah transistor
MOS pada daerah jenuh dalam
kenyataannya tidak sepenuhnya bebas
dari VDS, karena lapisan pengosongan
pada penguras melebar bila VDS naik,
jadi memendekkan nilai L yang efektif
secara elektris. Juga terdapat kopling
elektrostatis yang berarti antara penguras
dan muatan
lincah
dalam saluran,
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
Tabel 1. Tabel kebenaran kombinasi logika
input dengan karakter angka (pin output)
Gambar 2. Pengaruh parameter modulasi
panjang saluran (λ
λ) terhadap karakteristik
ID - VDS pada transistor NMOS
(Sumber: Hodges D.A., 1987: 48.)
sehingga kenaikan tegangan penguras
menaikkan Q1 di atas nilai yang
diberikan oleh persamaan (1). Hal
tersebut yang mengakibatkan secara
pendekatan empiris arus penguras
sesungguhnya
diberikan
dengan
persamaan berikut :
W
k'
L (V − V )2 [1 + λ V ]
I =
GS
T
DS
2
[
]
.....(9)
dengan parameter modulasi panjang
saluran (channel length modulation
parameter) λ mempunyai nilai khas
antara 0.1 sampai 0,01V-1 dan
menunjukkan pengaruh kecil dari VDS
pada ID dalam kejenuhan.
Pada karakteristik Gambar 2,
nampak di bawah putus jepit (pinch-off)
transistor MOS ini berperilaku sebagai
resistans terkendali tegangan yang tidak
linear. Ini dinamakan daerah kerja linear,
resistif , trioda atau tak jenuh. Di atas
pinch off transistor MOS mendekati
sumber arus terkendali tegangan. Untuk
transistor NMOS VT adalah negatif dan
arus penguras dapat mengalir bahkan
untuk VGS = 0. Untuk transistor PMOS
semua polaritas tegangan dan arus
dibalik.
Kombinasi Logika Input
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
0
0
0
1
0
0
1
0
1
0
1
0
1
0
1
0
1
Karakter angka
0
1
2
3
4
5
6
7
8
9
Decoder adalah rangkaian logika
kombinasional yang berfungsi untuk
merubah kode biner menjadi sinyal
diskrit. Syarat perancangan sebuah
decoder adalah m < 2n dimana m adalah
kombinasi keluaran dan n adalah jumlah
bit masukan (Pucknell D. A. and
Eshraghian K., 1988). Dengan demikian
dapat disimpulkan bahwa variabel
keluaran
bebas,
tetapi
tetap
memperhatikan
unsur
efisiensi
rangkaian. Jumlah keluaran yang
diinginkan dalam perancangan adalah 35
buah pin. Kombinasi dari pin output
akan membentuk karakter angka (0-9).
Dengan memperhatikan aturan di atas
maka agar rangkaian decoder matrik 7x5
bisa menampilkan 10 macam karakter
angka yang telah ditentukan (angka 0-9)
maka jumlah pin input rangkaian
decoder matrik 7x5 adalah 4 buah pin.
Tabel kebenaran yang memperlihatkan
hubungan antara kombinasi logika input
dengan karakter angka yang ditampilkan
pada pin output ditunjukkan dalam Tabel
1.
Ketika
pin
input
diberikan
kombinasi logika tertentu maka akan
menampilkan karakter angka yang
bersesuaian dengan logika input tersebut
sebagaimana ditunjukkan dalam Tabel 1.
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
75
3.
Gambar 3. Peraga matriks 7 kolom x 5 baris
Adapun bentuk tampilan karakter angkaangka yang ditunjukkan dalam Tabel di
atas adalah bentuk pin output yang
disusun secara matrik (7 baris x 5 kolom
= 35 buah pin output) sebagaimana
ditunjukkan dalam Gambar 3.
Agar didapatkan tampilan karakterkarakter angka (dalam bentuk biner)
yang ditunjukkan dalam Gambar 3
diperlukan tabel kebenaran yang
menghubungkan antara kombinasi logika
masukan dengan kombinasi logika
keluaran (yang membentuk karakter
angka).
3. METODE PENELITIAN
3.1. Materi Penelitian
Lingkup materi penelitian ini
merancang
rangkaian
terintegrasi
decoder matrik 7 x 5 melalui spesifikasi
yang ditentukan melalui kajian atas
beberapa data book yang ada,
selanjutnya
dioptimasikan
dengan
program simulasi. Studi perancangan ini
dibatasi sampai pada gambar tata letak
komponen sesuai dengan spesifikasi
yang diharapkan. Adapun materi kajian
terdiri atas empat hal berikut.
1. Perancangan
rangkaian
serta
pemilihan
spesifikasi
yang
diharapkan.
2. Penentuan parameter proses dan
aturan penggambaran tata-letak,
76
4.
selanjutnya
digunakan
sebagai
perhitungan untuk mendapatkan
dimensi komponen-komponen dari
rancangan rangkaian terintegrasi
decoder CMOS.
Optimasi hasil perhitungan melalui
program simulator PSPICE 9 dan
EWB dengan memberi perintah
elemen dan kontrol.
Penggambaran sesuai dengan aturan
gambar yang dipilih tata-letak
rancangan rangkaian terintegrasi
penguat kerja yang sesuai dengan
hasil pengoptimasian.
3.2. Spesifikasi dan Perancangan
Rangkaian
Berdasarkan identifikasi masalah
melalui
studi
pustaka
dan
perbandingan dengan beberapa data
book IC decoder, maka diperoleh
spesifikasi untuk rancangan rangkaian
decoder peraga matrik sebagai berikut:
Vdd = 5 volt.
Vss = 0 volt
VoL = 0 volt-0,4125 volt
VOH = 4,588 volt-5 volt
VIL = 0 volt-2,038 volt
VIH = 2,8625 volt-5 volt
Power = 86,573 uW-0,146 mW.
Dalam
perancangan
rangkaian
terintegrasi, ada dua jenis parameter
yang harus diperhatikan, yaitu parameter
proses yang ditentukan oleh ahli silikon
(silicon foundry), yaitu tempat rangkaian
terintegrasi yang sedang dirancang dan
akan diproses. Parameter kedua adalah
parameter perancangan yang nilainya
dapat ditentukan dan diubah-ubah oleh
perancang untuk memenuhi spesifikasi
yang direncanakan. Berikut ini adalah
tabel parameter proses yang telah dipilih
untuk digunakan dalam perencanaan
perancangan, yang diambil dari VLSI
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
Design Techniques for Analog and
Digital Circuit oleh Geiger dkk (1990):
VTP : Tegangan Ambang PMOS
dalam V
VTN : Tegangan Ambang NMOS
dalam V
µe : Mobilitas Elektron dalam
cm2/V.s
µh : Mobilitas Hole dalam cm2/V.s
ε OX : Permitivitas dan Ketebalan
Dielektrik
Gerbang
dalam
F/cm.
t OX : Ketebalan Gerbang Dioksida
dalam nm
kn : Parameter Transkonduktansi
Transistor NMOS
kp : Parameter Transkonduktansi
Transistor PMOS
Prosedur pelaksanaan penelitian
secara berurutan diawali dengan
identifikasi masalah kemudian melalui
studi literatur dan perbandingan dengan
IC decoder yang ada pada data book
dalam hal ini digunakan acuan dari
Texas Instruments, Inc., Maxims, Inc.,
dan National Semiconductors, Inc.,
sehingga diperoleh spesifikasi dan
rancangan
rangkaian.
Selanjutnya
dengan
implementasi
persamaanpersamaan yang diperoleh dari landasan
teori dan parameter proses, sehingga
melalui analisis manual didapat ukuranukuran geometri komponen yang
digunakan.
Setelah semua komponen telah
ditentukan ukurannya, tahap berikutnya
melakukan optimasi unjuk kerja IC
decoder hasil rancangan dengan
menggunakan perangkat-lunak simulator
yaitu program SPICE. Jika hasil simulasi
sesuai
dengan
spesifikasi
yang
diharapkan, tahap akhir adalah dengan
mengunakan
program
Microwind
dilakukan penggambaran tata-letak
komponen-komponen dengan mengacu
pada buku hand-out perancangan
tataletak rangkaian terintegrasi dari
VLSI Design Techniques for Analog and
Digital tersebut di atas.
Perancangan IC CMOS decoder
Matrik
7x5,
dapat
ditentukan
berdasarkan karakteristik yang terdapat
dalam gerbang dasarnya. Agar tabel
kebenaran yang telah disusun dalam
Tabel 2 bisa diaplikasikan dalam bentuk
rangkaian logika, maka perlu adanya
penerjemahan tabel kebenaran tersebut
ke dalam persamaan logika. Persamaan
logika yang akan dibuat adalah
persamaan
logika
yang
dapat
memberikan setiap keluaran berlogika
high untuk kombinasi logika masukan
yang
bersesuaian.
Metode
yang
digunakan untuk menyusun persamaan
logika yaitu metode Sum of Product
(SOP) dan (Product of Sum). Persamaan
logika untuk setiap keluaran dirumuskan
sebagai berikut :
L1 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L2 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L3 = 1
L4 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L5 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L6 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
(I 0 + I1 + I 2 + I 3 )
L7 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L8 = I 0 I 1 I 2 I 3
L9 = I 0 I 1 I 2 I 3
L10 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
77
L11 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L32 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L12 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L33 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L13 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L34 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L14 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L35 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L15 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
(I 0 + I1 + I 2 + I 3 )
L16 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L17 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
Dari persamaran di atas dapat disusun
gerbang logika yang digunakan dalam
penyusunan IC decoder untuk peraga
matriks. Gambar 4 menunjukkan
gerbang-gerbang logika tersebut.
( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L18 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L19 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
L20 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 +
I 0 I1 I 2 I 3
L21 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L22 = I 0 I 1 I 2 I 3
L23 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L24 = I 0 I 1 I 2 I 3
L25 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
(I 0 + I1 + I 2 + I 3 )
L26 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 +
I 0 I1 I 2 I 3 + I 0 I1 I 2 I 3
L27 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3
L28 = I 0 I 1 I 2 I 3
L29 = I 0 I 1 I 2 I 3
L30 = ( I 0 + I 1 + I 2 + I 3 )( I 0 + I 1 + I 2 + I 3 )
(I 0 + I1 + I 2 + I 3 )
L31 = I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 + I 0 I 1 I 2 I 3 +
I 0 I1 I 2 I 3
78
3.3. Parameter proses yang digunakan
dalam perancangan.
Dalam merancang suatu IC
CMOS
terdapat beberapa ketetapan
dasar yang telah diketahui nilai dan
satuannya. Nilai-nilai yang menjadi
parameter dasar bergantung pada
keadaan bahan pembuat transistor.
Adapun beberapa parameter dasar
tersebut antara lain,
• ε OX , merupakan nilai konstanta
dielektrik polisilikon Ketetapan
untuk ε OX adalah sebesar 2,3 x10 −13
F/cm.
• µe , merupakan mobilitas rata-rata
elektron dalam saluran antara drain
dan source. Ketetapan untuk µe
adalah sebesar = 600 cm2/V.s
• µh , merupakan mobilitas rata-rata
hole dalam saluran antara drain dan
source. Ketetapan untuk µh adalah
sebesar 250 cm2/V.s .
• VTP , merupakan tegangan ambang
yang terjadi pada PMOS dengan nilai
sebesar -0,9 V.
• t OX , Ketebalan oksida Gerbang
(Gate) yang besarnya 15 nm.
• VTN , merupakan tegangan ambang
yang terjadi pada NMOS dengan
nilai sebesar 0,8 V
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
Gambar 4. Gerbang logika penyusun IC decoder matrik 7x5
•
VDD , merupakan tegangan catu yang
diberikan pada rangkaian dengan
nilai ketetapan sebesar 5 V.
• kn ,
merupakan
Parameter
transkonduktansi transistor NMOS
dengan nilai sebesar 300µA/V2
• kp
merupakan
Parameter
transkonduktansi transistor PMOS
dengan nilai sebesar 120µA/V2
Hal ini disesuaikan dengan nilai yang
terdapat pada owner’s manual beserta
rule file dalam perangkat lunak
Microwind2.
pada gerbang dasar ditentukan dengan
mempertimbangkan interaksi antara
tegangan masukan dan keluaran gerbang.
Penentuan W dan L untuk inverter
CMOS didasari oleh analisis yang
dilakukan pada nilai kR.. Untuk
menentukan W dan L pada masingmasing transistor pada gerbang inverter
harus dilakukan analisis silang terhadap
persamaan berikut:
3.4. Penentuan nilai W dan L
transistor.
Nilai WP, LP atau nilai W dan L
untuk MOSFET tipe-p serta WN, LN atau
nilai W dan L untuk MOSFET tipe-n
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008

 µ n C ox
k n 
kR =
=
kp 
 µ p C ox





Wp 

L p 
Wn
Ln
W
≈ 2,5 x n
Lp
 Ln
Wp



.....(10)
.....(11)
79
Ukuran minimal untuk polisilikon
adalah 2 λ sehingga dengan memberikan
nilai 2 λ pada Lp dan Ln maka persamaan
dapat ditulis menjadi,
Wp
W 
≈ 2,5 x n  W p ≈ 2,5 xWn
2λ
 2λ 
Nilai Cox berubah sesuai dengan
ketebalan oksida gerbang tox. Pada saat
ketebalan oksida gerbang
15 nm
sehingga diperoleh nilai Cox ;
ε OX
2,3 x10 −13 F / cm
C OX =
C OX =
t OX
15nm
C OX = 1,533 x10 −7 F / cm 2
diketahui bahwa,

W
k n =  µ n C ox n
Ln




Wn
kn
=
Ln µ n C ox
Dengan memasukan nilai parameter
dasar µn = 600 cm2/V.s dan kn =
serta
300µA/V2
−7
2
C OX = 1,533 x10 F / cm didapatkan,
Wn
kn
=
L n µ n C ox
Wn
300 x10 −6 A / V 2
=
Ln (600cm 2 / Vs ).(1,533 x10 − 7 F / cm 2 )
Wn
W
= 3,2616 = n ≈ 3
Ln
Ln
Dengan menggunakan persamaan;
Wp
W 
≈ 2,5 x n 
Lp
 Ln 
Wp
≈ 2,5 x3 Wp
≈ 7,5 Wp
WN dan LN adalah 6λ : 2λ. Mikrowind
menggunakan 0,300 µm,Sehingga nilai
W dan L transistor gerbang inverter
dasar,
M1 WP = 4.80 µm LP = 0.60 µm
M2 WN = 1.80 µm LN = 0.60 (4-1)
µm
Nilai W dan L transistor untuk gerbang
NAND dan NOR dasar 3 masukan,
M1 WP = 4.80 µm LP = 0.60 µm
M2 WP = 4.80 µm LP = 0.60 µm
M3 WP = 4.80 µm LP = 0.60 µm
M4 WN = 1.80 µm LN = 0.60 µm
M5 WN = 1.80 µm LN = 0.60 µm
M6 WN = 1.80 µm LN = 0.60 µm
Nilai W dan L transistor gerbang NAND
dan NOR dasar 2 masukan,
M1 WP = 4.80 µm LP = 0.60 µm
M2 WP = 4.80 µm LP = 0.60 µm
M3 WN = 1.80 µm LN = 0.60 µm
M4 WN = 1.80 µm LN = 0.60 µm
Penggambaran
perancangan
transistor berdasarkan gerbang logika
untuk
penyusunan
IC
decoder
ditunjukkan dalam Gambar 5.
4.
HASIL SIMULASI DAN
PEMBAHASAN
4.1. Simulasi IC Decoder Matrik 7x5
Pengujian
dilakukan
dengan
menggunakan program EWB (Electronic
Work Bench untuk mengetahui karakter
angka yang dibentuk oleh bit-bit
keluaran decoder matrik 7x5 untuk tiap
kombinasi logika masukan yang
bersesuaian. Bit-bit keluaran decoder
matrik 7x5 ini dibandingkan dengan
tabel kebenaran yang telah dirancang.
Pengujian
dilakukan
dengan
menghubungkan
pin-pin (4-3)
keluaran
rangkaian decoder matrik 7x5 dengan
LED yang disusun matrik. Kemudian
diamati karakter yang dibentuk oleh
kumpulan LED tersebut dan disesuaikan
≈8
Lp
Lp
Lp
Dari hasil diatas dapat diberikan analisis
awal, untuk ukuran minimal polisilikon
adalah 2λ sehingga perbandingan WP
dan LP adalah 16λ : 2λ dan perbandingan
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
80
Output
Input
Tabel 2 Tabel kebenaran decoder matrik
I0
I1
I2
I3
L1
L2
L3
L4
L5
L6
L7
L8
L9
L 10
L 11
L12
L 13
L14
L 15
L16
L 17
L 18
L 19
L 20
L 21
L22
L 23
L 24
L 25
L 26
L 27
L 28
L 29
L 30
L 31
L 32
L 33
L 34
L 35
1 2
0
1
3
Karakter Angka
4 5 6 7
8
9
dengan desimal kombinasi biner
masukan rangkaian decoder matrik 7x5.
Rangkaian decoder matrik 7x5 beserta
pengujian dengan LED ditunjukkan
dalam Gambar 6.
Untuk mengetahui kebenaran hasil
perancangan perlu diketahui terlebih dulu
bagaimana tampilan grafik VTC (Voltage
Transfer Characteristic) pada hasil
simulasi seperti dalam Gambar 7 . Dari
tampilan grafik VTC dapat diketahui nilai
VOH , VIL, VOL , VIH, dan untuk kemudian
dibandingkan kondisi yang lebih baik
antara NAND HCMOS dan CMOS.
Kondisi ideal untuk tampilan VTC adalah
nilai VOH yang semakin mendekati nilai
tegangan masukan dan nilai VOL yang
mendekati nilai tegangan ground (0V),
serta selisih antara nilai VIL dan VIH yang
semakin kecil. Pada simulasi VTC,
rangkaian diberi masukan DC dengan
tegangan catu sebesar 5V. Pada simulasi
ini, rangkaian diuji tanpa dan dengan
menggunakan beban (CL) Dengan listing
program yang benar, dapat menampilan
grafik VTC yang benar sehingga aspek–
aspek mempengaruhi kondisi ideal
decoder dapat terpenuhi. Hasil simulasi
VTC ditunjukkan dalam Gambar 7.
4.2. Simulasi tata-letak decoder matrik
7x5 dengan Microwind
Pada simulasi awal, diinginkan
untuk diketahui keadaan mantap
keluaran tata-letak sebuah decoder
matrik 7x5 dengan menggunakan
program Microwind2. Tata-letak untuk
sebuah decoder matrik 7x5 dapat dilihat
dalam Lampiran. Simulasi tata-letak
dilakukan
untuk
masing-masing
kombinasi logika masukan sebagaimana
dirancang dalam tabel kebenaran
decoder matrik 7x5 dalam Tabel 2.
Untuk masing-masing kombinasi logika
masukan tersebut diamati sinyal
keluarannya. Hasil pengujian tata-letak
dengan menggunakan Mikrowind saat
input logika 0 0 0 0 dapat dilihat dalam
Gambar 8.
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
81
Gambar 5. Transistor PMOS dan NMOS penyusun IC decoder peraga matrik 7 x 5
Gambar 6. Rangkaian decoder matrik 7x5 dengan pin keluaran dihubungkan kombinasi logika
input 0-0-0-0
82
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
Gambar 7. Hasil simulasi VTC
Gambar 8 Hasil pengujian tata-letak dengan menggunakan Microwind untuk kombinasi logika
input 0-0-0-0
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
83
4.3. Perhitungan Nilai VTC dan Noise
Margin
kp
kn
Untuk mengetahui noise margin
=
=
rangkaian harus diketahui terlebih
dahulu nilai VIH, VIL, VOH dan VOL
gerbang logika (VTC).
Nilai VIL merupakan nilai tertentu
dari tegangan masukan (Vin) yang
membuat tegangan keluaran menjadi
VOH. Dengan menggunkan persamaan di
bawah, diketahui nilai VIL sebagai
berikut;
2Vout + VT , p − V DD + k R .VT , n
V IL =
1+ k R
Dalam perancangan nilai kR merupakan
perbandingan antara kn dan kp. dimana
nilai ini menetukan kesimetrisan dari
suatu grafik karakteristik alih tegangan
dan berlaku;
Wp
W 
≈ 2,5 x n 
Lp
 Ln 
Maka sesuai dengan perhitungan dapat
ditentukan bahwa nilai kR≈1. dengan
mensubstitusi nilai VT,n = 0,8V dan VT,n=
- 0,9 maka didapatkan fungsi VIL sebagai
fungsi Vout sebagai berikut,
V IL =
V IL =
2
[
2
2
(Vout − 13,3Vout + 41,5)
6,6Vout = 30,2775
(2-35)
Vout = 4,588 Volt
Substitusi nilai Vout = 4,588 volt ke
dalam persamaan;
VIL = Vout − 2,55
VIL = 4,588 − 2,55
VIL = 2,038 Volt
Nilai VIH merupakan nilai
tertentu dari tegangan masukan (Vin)
yang membuat tegangan keluaran berada
pada level tegangan pada VOL. Pada saat
ini dapat dihitung;
V DD + VT , p + k R .(2Vout + VT , n )
V IH =
1+ k R
]
kn
2
=
. 2.(Vin − VT , n )Vout − Vout
2
kp
(Vin − V DD − VT , p ) 2
2
[
(VIL − VT , n ) 2
kn
[
. 2.(V IL − V DD − VT , p )(Vout − VDD ) − (Vout − V DD ) 2
= (Vout − 2,55 − 0,8) 2
84
V DD + VT , p + k R .(2Vout + VT , n )
1+ k R
5 + (−0,9) + 1.(2Vout + 0,8)
V IH =
1+1
V IH = Vout + 2,45
Dengan demikian nilai VIH didapatkan
sebesar;
=
kp
]
Vout − 6,7Vout + 11,2225 =
V IH =
. 2.(Vin − VDD − VT , p )(Vout − VDD ) − (Vout − VDD ) 2
]=
1
2
2
. 2.(Vout − 11,65Vout − 33,25) − (Vout − 10Vout + 25)
1
1+ k R
+ (−0,9) − 5 + (1)(0,8)
1+1
[
[
2
VIL = Vout − 2,55
Dengan mensubstitusikan dimana nilai
Vin merupakan nilai VIL maka didapat,
kn
(Vin − VT ,n ) 2
2
kp
(Vout − 3,35) 2
1
. 2.(Vout − 6,65)(Vout − 5) − (Vout − 5) 2
kR
Vout − 6,7Vout + 11,2225
2Vout + VT , p − V DD + k R .VT , n
2Vout
[
. 2.(Vout − 2,55 − 5 − (−0,9))(Vout − 5) − (Vout − 5) 2
]
(2-34)
]
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
]
[2.(V
kp
Kn
IH
]
2
=
− VT ,n )Vout − Vout
(VIH − VDD − VT , p ) 2
[2.(V
out
2
+ 1,65)Vout − Vout
]=
1
(Vout + 2,45 − 5 − ( −0,9)) 2
KR
2
2 =1
2.(Vout + 1,65Vout ) − Vout
(Vout − 1,65) 2
1
= Vout 2 + 3,3Vout
[
]
= Vout 2 − 3,3Vout + 2,7255
6,6Vout = 2,7255
Volt
Dengan mensubstitusikan kembali nilai
Vout kedalam Persamaan perhitungan VIH
didapat,
VIH = Vout + 2,45
VIH = 2,8625 volt.
Vout = 0.4125
Dari kalkulasi didapatkan nilai-nilai dari
VIH, VIL, VOH dan VOL sebagai berikut,
♦ VOH = 4,588 V saat VIL= 2,038 V
♦ VOL = 0,4125 V saat VIH = 2,8625
V.
Dari nilai-nilai tersebut dapat diketahui
nilai noise margin dengan perhitungan
sebagai berikut,
♦ NM H = VOH − VIH =
4,588V
–
2,8625 V = 1,7255 V
♦ NM L = VIL − VOL =2,038 V
–
0,4125 V = 1,6255 V
4.4. Penggambaran Tata-letak dengan
Program Microwind
Proses terakhir yang dilakukan
adalah melakukan penggambaran tataletak rangkaian dengan menggunakan
program Microwind. Penggambaran
dilakukan dengan menggunakan default
process Microwind (0.12 µm CMOS
Process) dengan λ = 0.12 µm 2 = 0.06µm .
Gambar tata-letak rangkaian terintegrasi
decoder berdasar susunan polysilikon,
defusi n, defusi p dan metal ditunjukkan
dalam Gambar 9 (skala 1 : 100),
sedangkan Gambar 10 menunjukkan
bentuk keping IC decoder peraga matrik
7x5 yang telah diberi pin.
5. KESIMPULAN DAN SARAN
5.1. Kesimpulan
Berdasarkan pada hasil perancangan
dan pengujian terhadap rangkaian
gerbang
Decoder
CMOS
yang
dirancang, diperoleh kesimpulan sebagai
berikut,
Dari hasil perancangan dan pengujian IC
CMOS
dekoder
matrik
7x5
menggunakan Microwind 2, dapat
disimpulkan bahwa:
1. Keluaran tata-letak
saat disusun
matrik akan menampilkan karakter
angka yang sesuai dengan desimal
dari kombinasi logika biner pada
saluran masukannya.
2. Rangkaian
terintegrasi
decoder
matrik 7x5 ini terdiri dari 162 buah
PMOS dan 162 buah NMOS.
3. Rangkaian decoder mempunyai 4 pin
masukan dan 35 pin keluaran.
4. Dimensi tata-letak decoder matrik
7x5 adalah 690 µm x 72 µm tanpa
pad dan 6675 µm x 5700 µm dengan
pad
5.2. Saran
1. Rangkaian
terintegrasi
decoder
hanya mampu menampilkan 10
macam karakter angka (0-9),
sehingga
diharapkan
dapat
dirancang suatu decoder yang
mampu untuk menampilkan karakter
lebih banyak dan terintegrasi.
2. Hasil penelitian ini dapat digunakan
sebagai bahan referensi bagi
perancangan fungsi logika yang
lebih kompleks.
Jurnal Sains dan Teknologi EMAS, Vol. 18, No. 2, Mei 2008
85
Gambar 9. Tata-letak IC decoder matrik 7 x 5
Gambar 10. Bentuk IC decoder matrik 7 x 5
(1987), Analysis and Design of
Digital Intregrated Circuits, Depart.
of
Electrical Engineering and
Computer Sciences, University of
California, Berkeley.
Karki, J. (1999), Effect of Parasitic
Capacitance in Op Amp Circuits,
Texas Instruments, Inc., DallasTexas.
Loveday,
G.
(1986),
Essential
Electronics an A to Z Guide, Pitman
Publishing Company, New Jersey.
Mancini, R. (1999), Feedback Amplifier
Analysis Tools, Texas Instruments,
Inc., Dallas-Texas.
Mancini, R. (1999), Understanding
Basic Analog-Circuit Equations,
Texas Instruments, Inc., DallasTexas.
National Semiconductor Corp (2000),
National Operational Amplifiers
Data Book, Santa Clara-California,.
Pucknell, D. A. and Eshraghian K.,
1988, Basic VLSI Design, Systems
and Circuits, Prentice-Hall, New
Jersey.
Rasyid, M. H., 1990, Analysis of Circuit
and Electronics Using PSPICE,
Prentice-Hall, Singapore.
DAFTAR PUSTAKA
Faulkenberry, L. M. (1982) An
Introduction
to
Operational
Amplifiers
with
Linier
IC
Applications, John Wiley & Sons
Inc., N.Y.
Geiger, R. L., Allen P. E., Noel R. S.
(1990), VLSI Design Techniques for
Analog and Digital Circuits,
McGraw-Hill, Inc., N.Y.
Gregorian, R., Temes G. C. (1986),
Analog MOS Integrated Circuits for
Signal Processing, John Willey and
Sons, Inc., New York.
Hodges, D. A. and H. G. Jackson
Jurnal Sains dan Teknologi EMAS, Vol. 18, No.2, Mei 2008
86