Solusi Pekerjaan Rumah #14 Rangkaian Logika CMOS EL2005

Solusi Pekerjaan Rumah #14
Rangkaian Logika CMOS
EL2005 Elektronika Semester 2 2012-2014
1. Sebuah inverter CMOS dibuat dengan teknologi yang menggunakan Vt=0,2VDD.
a. Turunkan dalam besaran nCoxW/L besar arus pada nMOSFET saat output mulai berubah
dari logika “1” dengan tegangan terendah 0,9VDD.
b. Turunkan dalam besaran nCoxW/L besar arus pada nMOSFET saat ouput mencapai
logika “0” dengan tegangan tertinggi 0,1VDD.
c. Bila teknologi yang digunakan mempunyai nCox=120A/V2 dan VDD dipilih 2,5V hitung
besaran arus pada (a) dan (b).
d. Bila dianggap beban 10fF dan arus turun dengan linier, berapakah selang waktu
perubahan logika tersebut
Jawab
a. Saat berubah dari logika 1 ke 0 maka tegangan VDS=0,9VDD dan VOV=VGS-Vt=0,8VDD.
Dengan demikian VDS > VOV sehingga nMOSFET dalam keadaan saturasi sehingga
b. Saat mencapai logika 0 maka tegangan VDS=0,1VDD dan VOV=VGS-Vt=0,8VDD. Dengan
demikian VDS < VOV sehingga nMOSFET dalam keadaan trioda sehingga
c. Besaran arus saat nilai logika mulai berubah dari 1 ke 0
Besaran arus saat mencapai nilai logika 0
d. Perubahan jumlah muatan dari tegangan 0,9VDD menjadi 0,1VDD adalah
Muatan yang dikeluarkan saat perubahan arus dengan model arus turun linier adalah
Selang waktu perubahan
2. Rancanglah rangkaian logika CMOS untuk gerbang logika berikut ini
a.
b.
c.
Jawab
a.
Tabel Kebenaran
A B Y
Input
Keterangan
Alur kanan bawah
0
0 0 PD
Alur kanan atas
0
1 1 PU
Alur kiri atas
1
0 1 PU
1
1 0 PD
Alur kiri bawah
Rangkaian disusun dengan menyediakan fungsi untuk setiap sinyal PU dan PD seperti
pada keterangan di atas, sbb.:
VDD
VDD
VDD
b.
Tabel Kebenaran
A B Y
Input
Keterangan
Alur kiri atas
0
0 1 PU
Alur kanan bawah
0
1 0 PD
Alur kiri bawah
1
0 0 PD
1
1 1 PU
Alur kanan atas
Rangkaian disusun dengan menyediakan fungsi untuk setiap sinyal PU dan PD seperti
pada keterangan di atas, sbb.:
VDD
VDD
VDD
c.
Tabel Kebenaran
A B C Y
Input
0
0 0 1 PU
0
0 1 0
0
1 0 0
0
1 1 0
1
0 0 0
1
0 1 0
1
1 0 0
1
1 1 1 PU
Implementasi rangakian dengan menyediakan Pull Up dan rangkaian komplemennya untuk Pull
Down sbb.:
3. Gambarkan rangkaian gerbang logika full adder satu bit dengan menggunakan teknologi CMOS.
Nyatakan input sebagai IA dan IB dan ouput sebagai C (carry) dan S (sum). Bila diketahui
mobilitas elektron n dan 3 kali lebih besar dari mobilitas hole p, dan ukuran geometri terkecil
adalah 0,1m, tentukan ukuran geometri masing-masing transistor.
Jawab
Fungsi rangkaian full adder adalah sebagai berikut
Fungsi untuk Sum dapat menggunakan rangkaian EXOR pada soal no. 2. Sedangkan fungsi Carry
menggunakan fungsi AND
Rangkaian Carry diimplementasikan dengan gerbang OR dengan input active-low
Rangkaian tampak pada gambar di bawah ini.
Perhitungan untuk ukuran geometri transistor adalah sebagai berikut:
Rangkaian Inverter
NMOS (Pull down)
W/L=0,1um/0,1um
PMOS (Pull Up)
W/L=0,3um/0,1um
Rangkaian XOR (Sum)
NMOS (Pull down) seri dua transistor lebar dua kali inverter:
W/L=0,2um/0,1um
PMOS (Pull Up) seri dua transistor lebar dua kali inverter:
W/L=0,6um/0,1um
Rangkaian AND (Carry)
NMOS (Pull down) satu transistor:
W/L=0,1um/0,1um
PMOS (Pull Up) seri dua transistor lebar dua kali inverter:
W/L=0,6um/0,1um
VDD
VDD
VDD
VDD