Operating System Overview

Simple As Posible - 1
(Pertemuan ke-16)
Disusun ulang oleh:
Andrian Rakhmatsyah
Diedit ulang oleh:
Endro Ariyanto
Prodi S1 Teknik Informatika
Fakultas Informatika
Universitas Telkom
Maret 2016
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #1
KOMPONEN SAP-1
PROGRAM COUNTER
Mengirimkan ke memori alamat dari instruksi berikutnya yang akan diambil
dan dilaksanakan.
INPUT & MAR
Bagian dari memori SAP-1, Selama komputer bekerja, alamat dari PC ditahan
pada MAR.
RAM 16 x 8
Memori SAP-1, tempat dimana instruksi dan data disimpan.
INSTRUCTION REGISTER (IR)
Lokasi dimana Instruksi yang diambil dari RAM diterjemahkan.
ACCUMULATOR
Untuk penyimpanan sementara selama komputer beroperasi.
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #2
KOMPONEN SAP-1
CONTROLLER & SEQUENCER
Pengendali Komputer : CP EP LM CE LI EI LA EA
SU EU LB LO
ADDER/SUBSTRACTOR
Menggunakan 2’s Compl. Bila SU = 0 maka operasi yang dilakukan
penjumlahan sebaliknya menjadi pengurangan.
REGISTER B
Register Buffer. Register ini digunakan dalam operasi aritmatika
OUTPUT REGISTER
Mengeluarkan isi ACCUMULATOR ke BINARY DISPLAY
BINARY DISPLAY
Terdiri dari 8 buah LED, yang akan menampilkan isi register keluaran. Masingmasing LED dihubungkan dengan sebuah flip-flop dari register keluaran.
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #3
PEMROSESAN INSTRUKSI
1. Fase Pengambilan (Fetch Cycle), bersifat
tetap yaitu 3 pulsa
 T1 : Address State
 T2 : Increment State
 T3 : Memory State
2. Fase Eksekusi (Execution Cycle), jumlah
pulsa tergantung instruksi
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #4
FETCH CYCLE
Cp
EP
LM
PC
A
PC
A
MAR
MAR
Add/Sub
Add/Sub
RAM
RAM
B
B
IR
IR
O
O
CON
CON
D
CON
D
CON
T1
Address state
T2
Increment state
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #5
FETCH CYCLE
CLK
PC
A
T1
T2
T3
T4
T5
T6
T1
MAR
Add/Sub
CE
T1
T2
RAM
B
T3
LI
IR
O
T4
T5
CON
D
CON
T6
T3
Memory state
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #6
INSTRUKSI SAP-1
LDA address ; Isikan Accumulator (A)
dengan isi yang ada di alamat
address
ADD address; Tambahkan isi A dengan isi
yang ada di alamat address simpan
di A
SUB address; Kurangkan isi A dengan isi yang
ada di alamat address simpan di A
OUT
; Tampilkan isi A ke Binary Display
HLT
; Hentikan Proses di Komputer
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #7
LDA (Load The Accumulator)
PC
LM
PC
A
A
MAR
MAR
Add/Sub
Add/Sub
CE
RAM
RAM
B
B
EI
LA
IR
IR
O
O
CON
CON
D
D
CON
T4
Decode state
CON
T5
RAM  Accumulator
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #8
LDA (Load The Accumulator)
PC
A
MAR
Add/Sub
RAM
B
IR
O
CON
D
CON
T6
No operation
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #9
ADD/SUB
PC
LM
A
PC
MAR
A
MAR
Add/Sub
Add/Sub
RAM
B
CE
RAM
B
IR
IR
O
O
EI
CON
CON
D
D
CON
Lb
CON
T4
Decode state
T5
RAM  B
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #10
ADD/SUB, OUT
PC
A
LA
PC
Add/Sub
EU
MAR
MAR
RAM
B
IR
O
CON
D
A
EA
Add/Sub
RAM
B
IR
O
LO
CON
D
CON
CON
T6
A=A+B
T4
O=A
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #11
INSTRUKSI SAP-1
LDA 8H
Misalkan
: R8 = 1111 0000
Eksekusi instruksi : LDA 8H
Menghasilkan
: A = 1111 0000
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #12
INSTRUKSI SAP-1
ADD 9H
Misalkan
: A
R9
Eksekusi instruksi : B
Menghasilkan
: A
= 0000 0010
= 0000 0011
= 0000 0011
= 0000 0101
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #13
INSTRUKSI SAP-1
SUB CH
Misalkan
: A
RC
Eksekusi instruksi : B
Menghasilkan
: A
= 0000 0111
= 0000 0011
= 0000 0011
= 0000 0100
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #14
MACHINE CYCLE
INSTRUCTION CYCLE
T1
T2
T3
T4
Pengambilan
T5
T6
Eksekusi
Siklus mesin
Siklus instruksi
T1
T2
T3
T4
Pengambilan
T5
T6
T1
T2
Eksekusi
T3
T4
T5
T6
Eksekusi
Siklus mesin
Siklus mesin
Siklus instruksi
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #15
ASSEMBLY & MACHINE LANG.
Alamat
Instruksi
Alamat
Instruksi
0H
LDA 9H
0000
0000 1001
1H
ADD AH
0001
0001 1010
2H
ADD BH
0010
0001 1011
3H
SUB CH
0011
0010 1100
4H
OUT
0100
1110 XXXX
5H
HLT
0101
1111 XXXX
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #16
MICROPROGRAM SAP-1
MAKRO
KEADAAN
CON
LDA
T4
1A3H
LM , EI
T5
2C3H
CE , LA
T6
3E3H
Tidak Ada
T4
1A3H
LM , EI
T5
2E1H
CE , LB
T6
3C7H
LA , EU
T4
1A3H
LM , EI
T5
2E1H
CE , LB
T6
3CFH
LA , SU , LU
T4
3F2H
EA , LO
T5
3E3H
Tidak Ada
T6
3E3H
Tidak Ada
ADD
SUB
OUT
CON = CP EP LM CE
LI EI LA EA
YANG AKTIF
SU EU LB LO
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #17
CONTOH
Tuliskan program SAP-1 dalam bentuk
Bahasa Assembly dan Bahasa Machine
untuk Aritmatika berikut :
16 + 20 + 24 -32
Jika data tersimpan di memori mulai alamat
9H sampai CH !!
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #18
Solusi
Address
0H
1H
2H
3H
4H
5H
6H
7H
8H
9H
AH
BH
CH
Instruction
LDA 9H
ADD AH
ADD BH
SUB CH
OUT
HLT
XXX
XXX
XXX
10H
14H
18H
20H
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #19
CONTOH
Tuliskan program SAP-1 dalam bentuk
Bahasa Assembly dan Bahasa
Machine untuk Aritmatika berikut :
8+4–3+5-2
Jika data tersimpan di memori mulai
alamat BH sampai FH !!
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #20
CONTOH
Misalkan sebuah 8085 menggunakan clock
dengan frekuensi 4MHz. Instruksi ADD
pada 8085 tsb membutuhkan 4 state
untuk fetch cycle dan execution cycle.
Berapa lama instruksi ADD pada 8085
tersebut berlangsung?
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #21
Solusi
Periode dari Clock diketahui :
T = (1 / f) = 1 / 4 MHZ
= 250 ns
Jadi setiap state memerlukan 250 ns.
Karena ADD membutuhkan 4 state maka
mesin tsb memerlukan waktu
4 x 250 ns = 1000 ns = 1 μs
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #22
Referensi
• Malvino, Albert Paul; Jerald A. Brown.
1999. “Digital Computer Electronics”.3rd
edition. McGraw-Hill. New York
Organisasi dan Arsitektur Komputer – CSG2G3/2016 #23