Pipeline stall adalah jenis kesalahan dalam prosesor yang dipengaruhi RISC atau RISC dan memperlambat pemrosesan instruksi. Jenis kesalahan ini tidak ada hubungannya dengan kesalahan pengguna - pada kenyataannya, jenis kesalahan ini terjadi hanya karena desain prosesor. Lebih tepatnya, ini terjadi pada prosesor yang dirancang dengan buruk. Prosesor tipe RISC menggunakan pipelines, yang berarti bahwa instruksi harus dijalankan dalam urutan tertentu. Contohnya adalah bubble yang dimasukkan ke dalam pipeline RISC klasik, dengan lima tahap (IF = Instruction Fetch, ID = Instruction Decode, EX = Execute, MEM = Memory access, WB = Register write back). Dalam contoh ini, data yang tersedia setelah tahap MEM (tahap ke-4) dari instruksi pertama diperlukan sebagai input oleh tahap EX (tahap ke-3) dari instruksi kedua. Tanpa bubble, tahap EX (tahap ke-3) hanya memiliki akses ke keluaran tahap EX sebelumnya. Jadi, menambahkan bubble menyelesaikan ketergantungan waktu tanpa perlu menyebarkan data ke belakang dalam waktu (yang tidak mungkin).
