Desain rangkaian kombinasional dengan HDL

advertisement
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Blok Rangkaian Kombinasional
TKC305 - Sistem Digital Lanjut
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Eko Didik Widianto
Sistem Komputer - Universitas Diponegoro
Review Kuliah
�
�
Sebelumnya dibahas tentang metodologi desain sistem
digital menggunakan Xilinx ISE dan pengantar HDL
(Verilog)
Berikutnya akan dibahas tentang desain HDL untuk blok
rangkaian kombinasional, meliputi:
�
�
�
�
�
�
desain rangkaian logika dengan kebutuhan
spesifikasi ditentukan
multiplekser 2-ke-1, 4-ke-1, 16-ke-1
enkoder biner 4-ke-2 (one-hot encoding), enkoder
prioritas
dekoder/demultiplekser 3-ke-8
dekoder BDC/hex ke 7-segmen
Referensi:
1. Verilog Tutorial (online):
http://www.asic-world.com/verilog/veritut.html
2. Stephen Brown and Zvonko Vranesic, Fundamentals
of Digital Logic with Verilog/VHDL, 2nd Edition,
McGraw-Hill, 2005
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Bahasan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Rangkaian Kombinasional dan Sekuensial
� Rangkaian digital: kombinasional dan sekuensial
� Rangkaian kombinasional
�
Nilai keluaran rangkaian di suatu waktu hanya ditentukan
oleh nilai dari masukannya di waktu tersebut
�
�
Tidak ada penyimpanan informasi atau
ketergantungan terhadap nilai sebelumnya
Misalnya: multiplekser, enkoder, dekoder, demux,
ALU
� Rangkaian sekuensial
�
�
�
�
Nilai keluaran rangkaian di suatu waktu ditentukan oleh
nilai masukannya waktu itu dan nilai keluaran sebelumnya
Menyertakan storage untuk menyimpan nilai masukan
Elemen dasar untuk menyimpan data 1-bit adalah flip-flop
Sebagian besar rangkaian digital adalah sekuensial
�
Register, counter
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Bahasan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Problem Desain
Desain Blok
Rangkaian
Kombinasional
Ditentukan fungsi 4-variabel:
f
=
=
�
�
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
m(2, 3, 8, 9, 10, 11, 13)
Desain Rangkaian
Logika
Desain Rangkaian Logika
M(0, 1, 4, 5, 6, 7, 12, 14, 15)
Diinginkan: implementasikan fungsi tersebut dengan
FPGA
Solusi: (harus dapat tersintesis)
1. Menggunakan primitive gate
2. Menggunakan operator bitwise
3. Menggunakan CASE
(1) dan (2) membutuhkan proses penyederhanaan
rangkaian
Simulasi
Blok Rangkaian
Kombinasional
Penyederhanaan Fungsi
�
Penyederhanaan dengan K-map
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
�
f1,min = (x1 + x3 ) (x 2 + x 3 ) (x 2 + x4 )
�
f2,min = x1 x2 + x2 x3 + x1 x3 x4
1. Desain Menggunakan Primitive Gate
� Menggunakan masukan skematik
�
Gate telah tersedia sebagai pustaka
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Deskripsi Struktural
�
Hasil Generate file HDL dari skematik
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Gerbang Register Transfer Level (RTL)
�
Primitive Gate Sudah Tersintesis
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
2. Menggunakan Operator Bitwise di HDL
�
Deskripsi
~
&
|
^
^~ atau ~^
Bitwise NOT
Bitwise AND
Bitwise OR
Bitwise XOR
Bitwise XNOR
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
File desain: design_example_1.v
�
�
Operator
Desain Blok
Rangkaian
Kombinasional
Deskripsi struktural dan perilaku
File testbench: design_example_1_tb.v
0����� ����������0������ ����� ��� ����� ��� ����� ���
����� ��� ������ �� ��
������ �� � � �� � ��� � � ���� � ��� � ��� � ��� � ����
���0�����
Skematik RTL
�
RTL Menggunakan LUT (look-up table)
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
3. Menggunakan Case
(design_example_2.v)
� Deskripsi struktural dan perilaku
Desain prosedural dalam blok always
� Menggunakan sensitivity list
�
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Skematik RTL
�
RTL Menggunakan LUT
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Bahasan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Testbench / Test Fixture
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
�
Masukan: x1, x2, x3, x4
�
Untuk module:
�
�
�
design_example: UUT, output: f1
design_example_1: UUT1, output: f2
design_example_2: UUT2, output: f3
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Diagram Pewaktuan
Hasil Simulasi Ketiga Desain
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Preferensi Desain
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Simulasi
�
Mana yang dipilih?
Blok Rangkaian
Kombinasional
Bahasan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Rangkaian Multiplekser (MUX)
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
Sebuah rangkaian multiplekser
(MUX) mempunyai
�
�
�
MUX 2-masukan
Desain Rangkaian
Logika
N buah masukan SELECT
s
Blok Rangkaian
Kombinasional
Maksimal 2N jalur data
masukan xn
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Satu jalur keluaran f
Disebut juga selektor, karena
bekerja untuk memilih jalur
masukan yang akan dilewatkan
ke keluaran sesuai dengan nilai
SELECT
HDL Rangkaian
Digital
s
0
1
f (s, x1 , x2 )
x1
x2
HDL: Multiplekser 2 Jalur Masukan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
�
Implementasi HDL untuk MUX-2 atau multiplekser
2-ke-1:
1. Secara struktural menggunakan continous
assignment
�
�
operator bitwise (AND &, OR |, NOT ~)
operator kondisional (?)
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
2. Secara prosedural menggunakan if-then dalam blok
always
�
Kode dan simulasi!
�
�
desain
testbench
HDL MUX-2
MUX 2-masukan
0����� 0�����
����� ��
����� ����� ��
������ ���
������ ���
������ ��� ���
������ ��� ��
��
�� ����� ����������
s
������ �� � �����������������
������ �� � ��������� � ��������� 0
�� ����� ����������
1
������ ��� �� �� �����
�� ������ �� �� �����
���� �� �� �����
���� ���
����� �� �� �����
����� �� �� �����
�������
���
���0�����
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
f (s, x[0], x[1])
x[0]
x[1]
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Skematik RTL MUX-2
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Simulasi MUX-2
Test Fixture
0����� 0��������
�� ������
��� ��
��� ����� ��
�� �������
���� ��� ��� ��� ���
�� ����������� ��� ���� ����� ���� �����
0���� ��� �
���������������������������������������������
������� �����
�� ���������� ������
� � �� � � ��
�� ��� ���0���� ����
�� � � �� � � ������
�� � � �� � � ������
�� � � �� � � ������
�� � � �� � � ������
�� � � �� � � ������
�� � � �� � � ������
�� � � �� � � ������
�� � � �� � � ������
�� ��������
���
���0�����
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Simulasi MUX-2
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Multiplekser 4 Jalur Masukan
�
MUX-4 memilih satu dari 4 data masukan yang akan
dilewatkan ke keluaran
�
�
Ditentukan oleh nilai 2 jalur SELECT (s0 , s1 )
Dapat dikonstruksi menggunakan 3 buah MUX
2-masukan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
HDL dan Test Fixture MUX-4
� Simulasi secara exhaustive (semua
kemungkinan nilai masukan diuji)
� HDL prosedural
menggunakan blok
always
0����� 0�����
����� ����� ��
����� ����� ��
������ ��� �
��
������ ��� �� �� �����
���� ���
������ � � �����
������ � � �����
������ � � �����
������ � � �����
�������
���
���0�����
�
Tidak praktis untuk jumlah
masukan banyak (mis: 6 masukan
akan butuh 32 pola uji), perlu
desain pola uji yang efisien
0����� 0��������
�� ������
��� ����� ��
��� ����� ��
�� �������
���� ��
�� ����������� ��� ���� ����� ���� �����
0���� ��� ��������������������
������� �����
� � �� � � ��
�� � � ������ ����������
���
�� � � ������ ����������
�� � � ������ ����������
���
�� � � ������ ����������
�� � � ������ ����������
���
�� � � ������ ����������
�� � � ������ ����������
���
�� � � ������ ����������
���
���0�����
74LS151: Multiplekser 8 jalur
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
HDL DM74LS151M
0����� 0����������
����� ����� �� ����� ��
����� �� ����� �� ����� ��
������ ��� �� ������ ��� �
��
������ ��� �� � �� � �� � �� ��
�� �� �� �� �����
� �� �� � �� ��
��� ���� �����
���� ���������
������� ����� � � ����� �
������� ����� � � ����� �
������� ����� � � ����� �
������� ����� � � ����� �
������� ����� � � ����� �
������� ����� � � ����� �
������� ����� � � ����� �
������� ����� � � ����� �
�������
���
���
���0�����
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
�����
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
�
�
�
�
�
�
�
�
������
������
������
������
������
������
������
������
���
���
���
���
���
���
���
���
Tugas Mahasiswa (#5)
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
�
Download datasheet untuk masing-masing IC TTL
berikut:
�
�
�
�
74157 atau 74158: quad 2-line to 1-line data
selector/multiplexer, noninverting / inverting
74153: dual 4-line to 1-line data selector/multiplexer
74151 atau 74152: 8-line to 1-line data
selector/multiplexer
74251: 8-line to 1-line data selector/multiplexer with
complementary three-state outputs
�
Buat kode HDL untuk IC tersebut di atas
�
Buat file testbench (test fixture) dan simulasikan
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Bahasan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Enkoder
�
�
One-hot Encoding: Salah Satu Masukan Harus ’1’
Enkoder mengurangi jumlah bit yang diperlukan
untuk merepresentasikan suatu informasi (data)
�
Contoh penggunaan untuk transmisi informasi dalam
sistem digital sehingga mengurangi jumlah saluran
transmisi, atau ruang penyimpanan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Enkoder Prioritas
�
Salah satu kelas enkoder: enkoder prioritas
Sinyal masukan mempunyai level prioritas
Keluaran enkoder menunjukkan masukan aktif yang
mempunyai prioritas tertinggi
�
�
�
Jika masukan dengan prioritas tinggi ’assert’,
masukan dengan prioritas lebih rendah diabaikan
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
�
Asumsi: w3 mempunyai prioritas
lebih tinggi daripada w0
�
Keluaran y1, y0 akan ’Z’
(high-impedance)
Persamaan fungsi yo, y1 dan
z?
HDL Enkoder Prioritas
0����� ������������
����� ����� ��
������ ��� ����� ��
������ ��� �
��
������ ���� �����
����� ���
�������� ����� ������� ���� ���
�������� ����� �������� ���� ���
�������� ����� �������� ���� ���
�������� ����� �������� ���� ���
�������� ����� �������� ���� ���
�������
���
���0�����
� Note:
�
�
Dekoder BCD/Hex-ke-7
Segmen
Keluaran z (is_zero)
menunjukkan bahwa tidak ada
masukan bernilai ’1’
�
�
Demultiplekser/Dekoder
Casez: ’z’ dianggap don’t care
Casex: ’x’ dan ’z’ dianggap don’t care
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Testbench Enkoder
0����� ���������������
�� ������
��� ����� ��
�� �������
���� ����� ��
���� ��
�� ����������� ��� ���� ����� ���� �����
����������� ��� ��������������������
������� �����
�� ���������� ������
� � ��
�� ��� ���0���� ����
�� � � �������� �� ���� ���
�� � � �������� �� ����� ���
�� � � �������� �� ����� ���
�� � � �������� �� ����� ���
�� � � �������� �� ����� ���
�� � � �������� �� ����� ���
�� ��������
���
���0�����
Simulasi HDL Enkoder
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Tugas Mahasiswa (#5)
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
�
Download datasheet untuk masing-masing IC TTL
berikut:
�
�
74148: 8-line to 3-line priority encoder
74348: 8 to 3-line priority encoder with three-state
outputs
�
Buat kode HDL untuk IC tersebut di atas
�
Buat file testbench (test fixture) dan simulasikan
Bahasan
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Demultiplekser
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
�
�
Sebuah multiplekser memilih satu dari n masukan
data menjadi satu keluaran
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Demultiplekser melakukan sebaliknya, yaitu
menempatkan nilai satu masukan ke salah satu dari
n jalur keluaran
�
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
n
Dapat diwujudkan menggunakan dekoder n − ke − 2
Dekoder
� Rangkaian dekoder: mendekode informasi (data) terkode
N
� Mempunyai N masukan data dan 2 keluaran (mis: dekoder 3
masukan mempunyai 8 jalur keluaran)
� Hanya satu keluaran yang di-assert (diaktifkan) dalam satu
waktu (one-hot decoding)
� Assert: ke nilai 1 (logika positif/active-high) atau 0 (logika
negatif/active-low)
� Tiap keluaran ditentukan oleh satu valuasi nilai masukan
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
� Masukan ENABLE (En) digunakan untuk mematikan (disable)
keluaran
� Asumsi keluaran active-high:
� Jika En=0, tidak ada keluaran dekoder yang di-assert
� Jika En=1, satu keluaran di-assert sesuai valuasi
masukan
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Dekoder atau Demultiplekser?
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
�
Dekoder dan demultiplekser mempunyai struktur port
yang sama
�
�
�
1 jalur masukan En
n jalur masukan w
2n jalur keluaran y
�
Dekoder: n masukan w merupakan jalur data dan En
sebagai jalur enable untuk mengaktifkan dekoder
�
Demultiplekser: n masukan w sebagai selektor dan
En sebagai jalur data yang akan dilewatkan ke
keluaran
Aplikasi Dekoder: Pengalamatan ROM
�
Dekoder seringkali digunakan untuk mendekodekan
jalur alamat chip memori
�
Misalnya di ROM (Read-only Memory) 2m × n
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Rangkaian Dekoder 2-ke-4
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
HDL Dekoder/Demultiplekser 2-ke-4
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
0����� ��������
����� ���
����� ����� ��
������ ��� ����� �
��
������ ���� �� �� �����
�� ������� � � ��������
���� �����
���� ���
������ � � ��������
������ � � ��������
������ � � ��������
������ � � ��������
�������
���
���
���0�����
Testbench
HDL Rangkaian
Digital
Desain Rangkaian
0����� �����������
Logika
�� ������
��� ���
Blok Rangkaian
��� ����� ��
Kombinasional
�� �������
Multiplekser
���� ����� ��
�� ����������� ��� ���� ����� ���� �����Enkoder
Demultiplekser/Dekoder
������� ��� ����������������������
Dekoder BCD/Hex-ke-7
������� �����
Segmen
�� ���������� ������
�� � �� � � ��
�� ��� ���0���� ����
�� �� � �� � � ������
�� �� � �� � � ������
�� �� � �� � � ������
�� �� � �� � � ������
�� �� � �� � � ������
�� ��������
���
���0�����
Simulasi Dekoder 2-ke-4
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Rangkaian Dekoder 3-ke-8
�
Dekoder 3-ke-8 dapat tersusun dari 2 buah dekoder
2-ke-4 (mis: asumsi active-high)
�
Dekoder 4-ke-16 dapat tersusun dari 5 dekoder
2-ke-4. Bagaimana?
�
Susunan tersebut disebut pohon dekoder
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
74138: Dekoder 3-ke-8 (Active-low)
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Kode HDL 74138
0����� ����������������
����� ����� �� ����� �������� ��������� ����
������ ��� ����� � ��
������ ��� �� �� �� ��� �� ���� �����
�� � ��� �� �� �� ����� � ���� �� ���
� � ����������� �� � ���� ������ �����������
���� �����
���� ���
�� � ���� 0�������� �
������� ����� � � ������������ ���
������� ����� � � ������������ ���
������� ����� � � ������������ ���
������� ����� � � ������������ ���
������� ����� � � ������������ ���
������� ����� � � ������������ ���
������� ����� � � ������������ ���
������� ����� � � ������������ ���
�������
���
���
���0�����
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Tugas Mahasiswa (#5)
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
�
Download datasheet untuk masing-masing IC TTL
berikut:
�
�
�
74138: 3 to 8-line decoder/demultiplexer
74139: dual 2 to 4-line decoder/demultiplexer
74237: 1-of-8 decoder/demultiplexer with address
latch, active high outputs
�
Buat kode HDL untuk IC tersebut di atas
�
Buat file testbench (test fixture) dan simulasikan
Bahasan
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian Digital
Desain Rangkaian Logika
Desain Rangkaian Logika
Simulasi
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Blok Rangkaian Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7 Segmen
Dekoder BCD-ke-7 Segment
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Dekoder Hexa-ke-7 Segment
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Kode HDL Dekoder BCD-ke-7 Segmen
0����� �����������0���
����� ����� �����
������ ��� �� ������ ��� �� ������ ��� ��
������ ��� �� ������ ��� �� ������ ��� ��
������ ��� ���
������ ������� �����
���� ������
����� 0����� ������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������� ��������������� �� �����������
�������
���
���0�����
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
�����
Enkoder
Demultiplekser/Dekoder
�����
Dekoder BCD/Hex-ke-7
�����
Segmen
�����
�����
�����
�����
�����
�����
�����
���� ��� ����� ��������
Tugas Mahasiswa (#5)
Desain Blok
Rangkaian
Kombinasional
@2012,Eko Didik
Widianto
HDL Rangkaian
Digital
�
Download datasheet untuk masing-masing IC TTL
berikut:
�
7446 atau 7447 atau 7448 atau 7449 atau 74246
atau 74247 atau 74248 atau 7449
�
Buat kode HDL untuk IC tersebut di atas
�
Buat file testbench (test fixture) dan simulasikan
Desain Rangkaian
Logika
Blok Rangkaian
Kombinasional
Multiplekser
Enkoder
Demultiplekser/Dekoder
Dekoder BCD/Hex-ke-7
Segmen
Download